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DS26502DK
ADDRESS MAP
Device address space (DS26502 and FPGA) begins at 0x81000000.
All offsets given below are relative to the beginning of the device address space (shown above).
Table 1. Device Address Map
OFFSET
0x0000
to
0x0030
0x8000
to
0x80ff
DEVICE
FPGA
DS26502 T1/E1/J1
BITS element
DESCRIPTION
Board identification and clock/signal routing
DS26502 T1/E1/J1 BITS element
Registers in the FPGA can be easily modified using the ChipView host-based user interface software along with
the definition file named “DS26502DC_FPGA.def”.
FPGA Register Map
Table 2. FPGA Register Map
OFFSET
0x0000
0x0001
0x0002
0x0003
0x0004
0x0005
0x0006
0x0007
0x0007
0x09-0x10
0x0011
0x0012
0x0013
0x0014
0x0015
0x0016
0x0017
0x0018
0x0019
0x001A
0x001B
0x001C
0x001D
0x001E
0x001F
0x0020
0x0021
REGISTER
NAME
BID
Unused
XBIDH
XBIDM
XBIDL
BREV
AREV
PREV
BUSMO
Unused
LEVEL1
LEVEL2
LEVEL3
LEVEL4
LEVEL5
LEVEL6
LEVEL7
LEVEL8
LEVEL9
LEVEL10
Unused
TSERsrc
MCLKsrc
TCLK
TS_8K
Unused
Unused
TYPE
Read only
—
Read only
Read only
Read only
Read only
Read only
Read only
Read only
—
Control
Control
Control
Control
Control
Control
Control
Control
Control
Control
—
Control
Control
Control
Control
—
—
DESCRIPTION
BOARD ID
—
HIGH NIBBLE EXTENDED BOARD ID
MIDDLE NIBBLE EXTENDED BOARD ID
LOW NIBBLE EXTENDED BOARD ID
BOARD FAB REVISION
BOARD ASSEMBLY REVISION
PLD REVISION
BUS MODE INFORMATION
—
DS26502 pin settings (THZE, BTS–HBE, BIS1, BIS0)
DS26502 pin settings (RMODE3, RMODE2, RMODE1, RMODE0)
DS26502 pin settings (RSM, RITD)
DS26502 pin settings (TSM, TITD)
DS26502 pin settings (TCSS1, TCSS0)
DS26502 pin settings (TMODE3, TMODE2, TMODE1, TMODE0)
DS26502 pin settings (L2, L1, L0)
DS26502 pin settings (TAIS, RLB)
DS26502 pin settings (MPS1, MPSO)
DS26502 pin settings (JAMUX, E1TS)
—
DS26502 TSER source selection
DS26502 MCLK source selection
DS26502 TCLK source selection
DS26502 TS_8K source selection
—
—
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